TUGAS PENDAHULUAN 1
PERCOBAAN 1
M2
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock
Pada prinsip kerja dari rangkaian Data flip-flop dengan clock yang mana Apabila input clock berlogika "1" maka input pada jalur data akan di teruskan ke rangkaian RS flip flop, dimana pada saat input jalur Data "1" maka kondisinya berupa Set Q menjadi "1" dan pada saat jalur Data diberikan input "0" maka kondisi yang terjadi adala Reset Q menjadi "0". Kemudian Pada saat input Clock berlogika rendah "1" maka data output pada jalur Q akan ditahan walaupun logika pada jalur input Data berubah.
Lalu Pada JK Flip Flop, dimana terdapat 3 buah input yaitu J, K dan CLK, J dan K berfungsi sebagai pengendali , jika J = 0 dan K = 0 maka output Q akan tetap seperti keadaan semula walaupun input CLK berubah-ubah. jika J = 1 dan K = 0 , maka output Q akan di set 1 pada saat pulsa CL input bergerak dari 1 ke 0. Jika J = 0 dan K = 1 maka output Q akan reset 0 pada saat pulsa CLK input bergerak dari 1 ke 0. Tetapi jika J = 1 dan K = 1 maka output dari JK FlipFlop akan berubah-ubah atau terus berganti-ganti, yang mana keadaan ini didasarkan pada T flip-flop yang mana disebut juga keadaan Toogle.
Html Link
Gambar Percobaan Link
Vidio Percobaan Link
File Rangkaian Percobaan Link
Datasheet NAND gate Link
Datasheet NOR gate Link
Datasheet XOR gate Link
Datasheet XNOR gate Link
Datasheet JK Flipflop Link
Datasheet D Flipflop Link
Datasheet T Flipflop Link
Datasheet Switch Link
Tidak ada komentar:
Posting Komentar